Detalles del SoC Tiger Lake de 11a generación de Intel: SuperFin, Willow Cove y Xe-LP

A principios de año nos enteramos de que el nuevo procesador Tiger Lake de 10 nm de Intel centrado en las computadoras portátiles tenía cuatro núcleos, utilizaba la arquitectura de gráficos Xe de próxima generación de Intel y sentaría las bases a fin de año como la piedra angular de las ofertas de procesadores móviles de Intel. Como parte del Día de la Arquitectura de Intel 2020 hace un par de días, la compañía entró en detalles sobre lo que hace que Tiger Lake sea el verdadero vehículo para 10 nm y por qué los clientes querrán un dispositivo Tiger Lake.

Día de la Arquitectura Intel 2020, 11 de agosto

Antes de comenzar con la información sobre Tiger Lake, quiero comenzar diciendo que la información de este artículo, así como nuestra cobertura sobre gráficos X e y una serie de mini-historias próximas, se derivan del evento del Día de la Arquitectura 2020 de Intel. Sobre la base del éxito del evento en 2018, tanto la prensa como los entusiastas han preguntado continuamente cuándo lo volvería a hacer Intel. Sin duda, tratar de localizar a más de 20 ingenieros y ejecutivos senior para un evento al mismo tiempo en el mismo lugar es difícil, y debido a COVID, este evento se retrasó al menos dos veces.

A pesar de esto, Intel hizo del Arch Day 2020 un evento virtual, permitiendo a los ingenieros pregrabar sus segmentos. El evento se llevó a cabo a puerta cerrada, al igual que con el evento de 2018, el levantamiento del embargo se estableció para 1-2 días después. Como resultado, los artículos que ve publicados hoy están al final de una falta de sueño entre el evento y ahora, ya que Intel se volvió muy denso muy rápidamente ( eso es algo bueno ™) . Hemos digerido tanto como hemos podido en ese corto espacio de tiempo, hemos hecho algunas preguntas iniciales, pero sin duda se harán más a medida que se realicen más análisis.

El evento fue encabezado por un efervescente Raja Koduri, quien asumió el papel de cubrir las hojas de ruta y algunos de los detalles estructurales de Xe. En mi opinión, destacados ingenieros y becarios de Intel fueron las estrellas del espectáculo, en particular Ruth Brain (transistores), Ramune Nagisetty (empaque), Boyd Phelps (Tiger Lake), David Blythe (Xe GPU), Lisa Pierce (software de GPU), Sailesh Kottapalli (Xeon) y otros, todos cubriendo aspectos de la estrategia y la cartera de Intel.

Junto con este artículo de hoy que cubre Tiger Lake, también tenemos un artículo sobre las divulgaciones de gráficos X e . Hay una serie de mini-destacados del evento que también quiero cubrir, y se publicarán en los próximos días.

Detalles del SoC Tiger Lake de 11a generación de Intel: Willow Cove y X e -LP

Cronología: Tiger Lake será el núcleo de 11a generación de Intel

Intel presentó por primera vez su microarquitectura Core en el primer trimestre de 2006, como una rama de los productos Pentium Pro más eficientes. Esto se decidió porque los productos Intel de vanguardia del día, basados ​​en Netburst, eran rápidos pero calientes y hambrientos de energía. Al seguir la ruta de Core, comenzando con Conroe, Intel ha entregado varias generaciones de productos con el objetivo en cada paso de mejorar el rendimiento, la eficiencia energética e introducir mejores formas de realizar la computación.

Intel usa muchos nombres en código para sus núcleos y para sus productos. Los nombres comercializables que se imprimen en el costado de la caja de venta minorista se hacen con ‘9 th Generation Core’, sin embargo, debido a que estamos tratando con los detalles más finos de estos productos y núcleos, preferimos usar los nombres en código. Conserve esta hoja de trucos si la cantidad de nombres en código comienza a volverse densa.

Tiger Lake empareja Willow Cove con X e -LP

En esencia, el procesador Tiger Lake actual que presenta Intel es un procesador de la serie móvil de cuatro núcleos destinado al mercado objetivo de 15 W donde existen portátiles ultraportátiles premium. En el interior hay cuatro núcleos basados ​​en la arquitectura Willow Cove de Intel, la próxima generación después de Sunny Cove, que vimos en Ice Lake. Los cuatro núcleos se combinarán con 96 unidades de ejecución de la nueva arquitectura gráfica X e -LP, y Tiger Lake será el primer producto de Intel con X e -LP.

En comparación con el producto de generación actual de Intel en este espacio, su procesador Ice Lake, la cantidad de núcleos de CPU sigue siendo la misma, pero pasamos de un diseño de núcleo Sunny Cove a un diseño de núcleo Willow Cove, que tiene beneficios de rendimiento que detallaremos más adelante. Los gráficos se incrementan en números brutos en un + 50%, pasando de 64 UE a 96 UE; sin embargo, el cambio de arquitectura del diseño Gen11 de Ice Lake al nuevo X e -LP brinda beneficios de rendimiento adicionales.

Tiger Lake también incluye soporte en silicio para tecnologías como Thunderbolt 4, USB 4, PCIe 4.0, LPDDR5, así como IP dedicada para el cifrado total de la memoria y un Acelerador Neural Gaussiano actualizado (para ayudar con la cancelación de ruido y funcionalidades similares). Los cubrimos en nuestra página sobre el IO y el subsistema de Tiger Lake.

Ya no con 10+, nueva tecnología SuperFin de 10 nm

Tiger Lake utiliza la tecnología de proceso de fabricación ‘SuperFin’ de 10 nm de Intel. Como parte de este lanzamiento, Intel ha reemplazado la nomenclatura 10+ y en su lugar la renombró a 10nm SuperFin, o 10SF. Esto se debe en parte a algunas de las actualizaciones que Intel ha realizado en su proceso de 10 nm para habilitar algunas de las funciones de Tiger Lake.

La tecnología SuperFin incluye una nueva metodología de transistores de alto rendimiento para las rutas críticas del diseño de Intel y una pila de metal mejorada que utiliza materiales novedosos en la última actualización de la tecnología de proceso FinFET de Intel. Esto incluye cambios evolutivos para lograr las características de rendimiento requeridas que quizás deberían haber sido parte del proceso de 10 nm de Intel desde el principio.

También cubriremos la nueva SuperFin en el transcurso de nuestra cobertura del Día de la Arquitectura Intel.

Intel también ha cambiado el nombre de la generación después de 10nm SuperFin, y la llamó SuperFin mejorada de 10nm, o 10ESF para abreviar. Esto entra en juego con algunos de los productos futuros de Intel, como su GPU de computación de alto rendimiento llamada Ponte Vecchio, así como la plataforma escalable Xeon de próxima generación llamada Sapphire Rapids.

Metas de Tiger Lake: más grandes y mejores que Ice Lake

Como parte de las divulgaciones de Intel sobre Tiger Lake y específicamente para hablar sobre Willow Cove, Boyd Phelps de Intel, el arquitecto principal de Tiger Lake SoC, habló sobre cómo el nuevo diseño, junto con la nueva tecnología de fabricación, permite que el nuevo núcleo ofrezca un mejor rendimiento y mejor eficiencia de rendimiento en cada punto de la curva en comparación con Ice Lake.

Como parte del diseño de Tiger Lake, Intel tenía dos opciones sobre cómo construir sobre el diseño de Ice Lake: avanzar más con un mejor rendimiento de un solo hilo / IPC, o impulsar el rendimiento y la eficiencia. Intel finalmente se centró más en este último, ya que los ingenieros sintieron que permitiría un salto más grande en el rendimiento sobre el diseño de Ice Lake.

Esto significa que los nuevos núcleos en Tiger Lake están diseñados para que, para cualquier potencia o voltaje, funcionen a una frecuencia más alta. O para cualquier frecuencia dada, Tiger Lake requerirá un voltaje más bajo. Donde Ice Lake esencialmente alcanzó los 4.0 GHz dentro de esa ventana de 15 W, Tiger Lake comenzará a subir los números a 5.0 GHz.

Esto es importante: cuando revisamos Ice Lake, fue una situación un poco extraña. En ese momento, el principal punto de comparación de Intel eran sus procesadores Whiskey Lake de la generación anterior. Ice Lake proporcionó un aumento bruto del rendimiento del 15-20% frente a Whiskey Lake en la misma frecuencia, que en general es una muy buena métrica. Sin embargo, Ice Lake fue un 10-20% más bajo en frecuencia, anulando efectivamente todas esas ganancias. Con el mismo poder, Ice Lake tuvo dificultades para vencer a la generación anterior.

Entonces, con Tiger Lake, el escenario parece estar listo para que el rendimiento bruto solo en frecuencia vaya a saltar del 10 al 20%, dependiendo de cómo estén configurados para funcionar los modos turbo en los productos finales. Intel atribuye esta mejora en la frecuencia a su nuevo diseño de transistor SuperFin y al proceso de fabricación actualizado.

Cuando se trata de ganancias de rendimiento sin procesar reloj por reloj para Tiger Lake, las diferencias en comparación con Ice Lake no son tan claras, principalmente porque el diseño de microarquitectura de núcleos entre los dos solo tiene algunos pequeños cambios. Los cubriremos un poco más tarde.

¿De qué se trata 10nm SuperFin?

Para aquellos dentro de la industria de los semiconductores, así como para las personas con inversiones en las empresas que cubrimos, ha sido difícil perderse las noticias recientes sobre los problemas del proceso de fabricación de Intel. En resumen, la tecnología de proceso de 10 nm de Intel no ha cumplido con las expectativas en cuanto a rendimiento y rendimiento, llegando un par de años más tarde de lo esperado y con una incapacidad para competir con sus propios productos de generaciones anteriores. Todavía permanece en un volumen bajo en la actualidad, y se espera que Tiger Lake sea el primer ejemplo verdadero de lo que se suponía que debía ser la visión de Intel 10nm.

El siguiente paso de cambio de función en la fabricación de Intel, el paso a 7 nm utilizando la tecnología Extreme Ultra Violet (EUV), se anunció recientemente que también tiene un retraso adicional de seis meses. Con noticias como esta, se ha convertido en una lucha mantener la confianza en la capacidad de Intel para ofrecer una tecnología de nodo de fabricación líder en la industria que sea competitiva en el mercado. Esta solía ser la posición que Intel mantuvo hasta que los retrasos se deslizaron en el proceso de 10 nm.

Las divulgaciones de Intel sobre su tecnología de fabricación varían en complejidad según el éxito que se perciba internamente el producto. Cuando Intel anunció por primera vez los FinFET en su nodo de proceso de 22 nm , en mayo de 2011, había mucha información directamente desde el principio y el nodo tuvo mucho éxito. Con la próxima generación de 14nm, hubo algunos retrasos con la generación inicial de productos Broadwell, pero finalmente la empresa explicó en detalle el proceso en su propio evento y publicamos nuestro artículo sobre 14nm en agosto de 2014. El nodo de proceso de 14 nm ha sido el nodo de fabricación más rentable de Intel hasta la fecha, y las continuas mejoras intranodo a lo largo de los años (14+, 14 ++, 14 +++, 14 ++++ *) le han dado a la empresa una mejora eficaz equivalente a una actualización de nodo pura dentro de una generación de fabricación.


* Sí, Intel tiene un nodo 14 ++++. Incluso está en sus diagramas. El único producto confirmado en 14 ++++ hasta donde sabemos es la familia escalable Cooper Lake Xeon.

Cuando se trata de 10 nm, la situación no es tan optimista, incluso en comparación con los retrasos en 14 nm. Hasta la fecha, Intel ha tenido dos generaciones de productos de 10 nm en el lado de la CPU, una de las cuales la compañía evita incluso tratar de mencionarlo en público, a pesar de que lo hemos revisado con un detalle insoportable .

Cannon Lake, el primer producto de 10 nm, llegó a las mini PC Crimson Canyon NUC de Intel y fue un desastre: solo dos núcleos, gráficos integrados deshabilitados y, aunque se envió para obtener ingresos en 2017, Intel hizo bien en consignarlo a la historia. muy rápidamente.

Ice Lake fue el vehículo de lanzamiento adecuado de Intel para 10nm, ofreciendo cuatro núcleos y una gran cantidad de gráficos Gen11 en 15 vatios. Se ha abierto camino en más de 50 diseños de portátiles, pero como se mencionó en la página anterior, a pesar de su aumento del 15-20% en el rendimiento sin procesar reloj por reloj, esa disminución del 10-20% en la frecuencia lo equilibra para una CPU mínima. mejora por encima de 14nm. Los gráficos en Ice Lake siguen siendo mucho mejores que en 14nm, y la compatibilidad con Thunderbolt 3 y las instrucciones vectoriales de 512 bits significa que Ice Lake todavía tiene algunos puntos positivos.

Tal como está, debido a que Intel no quiere considerar Cannon Lake como una parte real de su herencia, Ice Lake se consideró un producto plano de ’10 nm’, sin ventajas ni bits adicionales. Después de que Ice Lake se estableciera para ser Tiger Lake, construido en un nodo de fabricación ’10 + ‘.

+, ++, +++, ++++: ¿Qué es un nombre?

Una nota al margen sobre la denominación del proceso de fabricación. Como muchos de nuestros lectores saben, el número real adjunto al proceso en la era de la tecnología FinFET se ha convertido efectivamente en nada más que un nombre propio para la tecnología de nodo de proceso; no está relacionado con ninguna característica dentro de los productos construidos en ese sentido. proceso. Se vuelve especialmente confuso cuando hay características de un proceso construido a una escala más pequeña que el número en la tecnología: por ejemplo, el 10nm de Intel en realidad tiene características que tienen un tamaño de 8nm. Los nodos de fabricación también podrían recibir nombres como Gordon, Eric o Lisa, para detener la confusión que proporciona ese número.

Dentro de una generación de tecnología de nodo de proceso, la empresa que fabrica los pedidos de semiconductores puede actualizar periódicamente su proceso de fabricación, pero aún así mantenerlo, en general, dentro de los límites de esa generación. Estas actualizaciones son a menudo menores, pero se denominan actualizaciones BKM (método más conocido) y pueden conducir a mejoras simples de frecuencia o eficiencia energética, tal vez del orden de 50 mV o 25 MHz, pero a veces ofrecen mayores ganancias.

Cuando se trataba de transistores planos, a 22 nm, 32 nm, 45 nm y más, estas actualizaciones de BKM eran parte del curso durante el ciclo de vida de un producto construido en ese nodo. Se tomaron mejoras en la fabricación, se incorporaron al producto automáticamente y simplemente se vendió en la misma caja sin mucho alboroto, pero tenía características marginalmente mejores.

A medida que nos hemos trasladado a varias generaciones de tecnologías FinFET, donde la creación de un procesador de alto rendimiento de vanguardia puede costar entre $ 10 y $ 100 millones o más, estas actualizaciones de BKM se han convertido en actualizaciones comercializables para las empresas de diseño de chips y las fábricas en las que se basan . Ahora se están utilizando pequeños ajustes al BKM para lanzar nuevas oleadas de productos y ofrecer a las empresas involucradas la oportunidad de crear pulgadas de columna y resaltar la destreza de ingeniería de los equipos involucrados, además de ofrecer al cliente un mejor producto.

Diferentes plantas de fabricación han comercializado estas actualizaciones de diferentes formas. Intel ha optado por la nomenclatura +, ++, +++, ++++ para su proceso de 14 nm, y cada paso proporciona un mejor rendimiento del dispositivo de transistores y se incorpora a nuevas generaciones de productos:

Sin embargo, el esquema de nombres de Intel se ha convertido en algo así como un meme y una broma en los últimos años. Con la incapacidad de la compañía para sacar 10nm en su programa inicial, Intel decidió agregar más + a cada nueva actualización de proceso en 14nm. Como 10nm se retrasó aún más, los consumidores y usuarios vieron otro + añadido a 14nm. El meme de Intel incapaz de hacer funcionar 10 nm y ver un producto futuro de 14 +++++++++ es un golpe fundamental para el alma de una empresa que ha pasado los últimos 30 años enorgulleciéndose de su capacidad para impulsar el liderazgo. fabricación de semiconductores de borde para alto rendimiento.

A medida que Intel se ha movido lentamente a su cartera de productos de 10 nm, el nombre + volvió a aparecer casi de inmediato. 10 nm para Cannon Lake, 10+ para Ice Lake, que luego se convirtió en solo ’10 nm’, 10+ para Tiger Lake y luego 10 ++ y 10 +++ se exhibieron en hojas de ruta en varios eventos de la industria. Lo mismo ocurre con los procesos futuros, como los de 7 nm y 5 nm.

Si te hace sentir mejor, los propios ingenieros de Intel dijeron que incluso ellos a veces tienen dificultades para recordar qué variante + tiene actualizaciones específicas, o qué producto está construido en qué nodo +. En última instancia, aunque + tiene un propósito, en última instancia se ha vuelto confuso tanto para los clientes como para los ingenieros.

Es por eso que, entre bastidores, le hemos dicho a Intel que tiene que alejarse de + y ++ y +++, aunque solo sea desde el punto de vista de la imagen corporativa. Donde sus competidores de fabricación como TSMC y Samsung pueden señalar diferentes variantes de sus procesos de 10 nm para diferentes productos, todo lo que Intel tiene son más ventajas.

Otros medios de prensa y analistas también se lo han dicho a Intel. Sin embargo, basándonos en experiencias previas, rara vez hablamos con las personas que realmente pueden causar un cambio directo. Todo lo que nuestros contactos pueden hacer es intentar y pasar nuestros comentarios a lo largo de la cadena, con suerte con tanta pasión como nosotros. Las personas que pueden aprobar cambios como este a menudo no se enfrentan a la prensa.

Pero alguien, en algún lugar de Intel, finalmente escuchó nuestras súplicas. Hoy, Intel se acerca a su cartera de 10 nm desde un ángulo diferente. Si bien nada cambia técnicamente bajo el capó, la nueva estrategia permite a la empresa comercializar su fabricación y productos desde un contexto inicial de la profunda cartera de ingeniería y la investigación que se produce. El primer resultado de este cambio es la SuperFin.

Intel 10SF: la mayor mejora de intranodo individual en la historia de Intel

SuperFin de 10 nm es sobre lo que se basa Tiger Lake y representa el nuevo nombre para 10+. Como parte del 10SF de Intel, estamos echando un vistazo a lo que hace que el 10SF sea diferente al 10 para Ice Lake, así como actualizaciones en algunas partes clave del diseño de los transistores y la pila de metal que componen el proceso 10SF.

10SF se basa en 10nm al introducir un diseño FinFET redefinido (¿FinFET de 4ª generación de Intel ?) Con un mayor rendimiento de Fin, así como un nuevo diseño de condensador SuperMIM (metal-aislante-metal).

El diseño actualizado de FinFET se centra en tres áreas.

A través de nuevas técnicas de fabricación, se ha mejorado el crecimiento epitaxial de las estructuras cristalinas en la fuente y el drenaje, aumentando finalmente la deformación para reducir la resistencia y permitir que fluya más corriente a través del canal.

Una arquitectura de fuente / drenaje mejorada y un proceso de fabricación de compuertas mejorado ayudan a impulsar una mayor movilidad de canal adicional, lo que permite que los portadores de carga se muevan más rápidamente y mejore el rendimiento del transistor.

Además, un paso de puerta más grande para permitir una mayor corriente de accionamiento para ciertas funciones de chip que requieren el mayor rendimiento. Normalmente, un paso de puerta más grande suena lo contrario de lo que queremos para una tecnología de nodo de proceso denso, sin embargo, se explicó que, en este caso, hacer que el transistor sea más grande con un rendimiento mejorado en realidad significa que se necesitan menos búferes en las bibliotecas de células de alto rendimiento y, en última instancia, el tamaño de la celda disminuye como resultado. Tenga en cuenta que en algunas de las variantes de 14nm de Intel, una de las técnicas utilizadas para ayudar a impulsar una frecuencia más alta fue un paso de puerta más grande.

Para la pila de metal, Intel hace algunas afirmaciones muy audaces con una tecnología impresionante.

En las capas inferiores de la pila, Intel está introduciendo un nuevo conjunto de materiales de barrera para permitir barreras más delgadas, lo que también ayuda a reducir la resistencia de las vías hasta en un 30% al permitir que el metal de cada vía tenga una proporción mayor del tamaño fijo. La reducción de la resistencia mejora el rendimiento de la interconexión entre las capas de metal.

En los niveles superiores, Intel está introduciendo un nuevo condensador SuperMIM (metal-aislante-metal). Intel afirma que este nuevo diseño proporciona un aumento de 5 veces en la capacitancia sobre un límite MIM estándar de la industria dentro del mismo espacio. Esto genera una reducción de voltaje que, en última instancia, conduce a un rendimiento drásticamente mejorado del producto y del transistor. Intel afirma que se trata de un diseño pionero / líder en la industria, habilitado mediante la deposición cuidadosa de nuevos materiales Hi-K en capas delgadas, de menos de 0,1 nm, para formar una superrejilla entre dos o más tipos de materiales.

En conjunto, la arquitecta sénior de transistores de Intel, Ruth Brain, afirma que estas características permiten la ” mejora de un solo nodo (intra) más grande en la historia de Intel “, lo que permite un rendimiento de transistores entre un 17 y un 18% mejor que los diseños de base de 10 nm. Esto hace que 10SF sea equivalente a una mejora completa del nodo sobre el proceso base de 10nm de Intel. Para establecer un paralelismo con los 14nm de Intel, 10SF a 10 es el equivalente de Coffee Lake (14 +++) a Broadwell (14nm).

Más allá de SuperFin a SuperFin mejorado

Como parte del Día de la Arquitectura 2020, Intel también declaró que la actualización intranodo más allá de 10SF se llamará 10ESF, o 10 SuperFin mejorado. No se dieron detalles específicos sobre lo que 10ESF proporcionará sobre 10SF, solo que brindará rendimiento adicional e innovaciones de interconexión.

Dicho esto, Intel declaró que estaría optimizado para el centro de datos, lo que probablemente significa que algunas características se cambiarán para soportar el aumento de la densidad térmica y de corriente que viene con la aceleración vectorial. Intel, quizás accidentalmente, nos confirmó que habrá tres productos basados ​​en

(Intel ha declarado que Ponte Vecchio tendrá cuatro tipos de mosaicos: base, compute, Rambo Cache y Xe Link. Los otros no mencionados se dividirán entre 7nm y fabs externos. Más sobre esa información en un artículo separado)

¿Qué hay en un núcleo de Willow Cove?

En el Día de la Arquitectura de Intel 2018, la compañía mostró su nueva hoja de ruta de núcleos de CPU que cubre las próximas generaciones de núcleos de alto rendimiento y núcleos de alta eficiencia. Intel actualizó la diapositiva para el nuevo evento.

No se han agregado muchas novedades, sin embargo, vale la pena cubrirlas.

En la parte superior tenemos los núcleos Cove, que representan los diseños de alto rendimiento de Intel. Comienza con Sunny Cove como el núcleo de 2019, que podemos encontrar hoy dentro de los procesadores Ice Lake y Lakefield de Intel. Sunny Cove se configuró para proporcionar un aumento en el rendimiento de un solo subproceso (vimos entre un 15% y un 20% de reloj por reloj), un nuevo conjunto de instrucciones (VNNI para aprendizaje profundo) y mejoras de escalabilidad.

En el medio de la sección Cove se encuentra Willow Cove, que forma el núcleo de cálculo fundamental de Tiger Lake. En esta diapositiva se muestra que Willow Cove tiene un rediseño de caché (ver más abajo), una nueva optimización de transistores (ver página anterior) e implementa nuevas características de seguridad.

El núcleo de alto rendimiento de 2021 será Golden Cove, que según Intel ofrecerá otro salto en el rendimiento de un solo subproceso, más rendimiento de IA y ofrecerá rendimiento relacionado con redes y 5G.

Luego también están algunos Monts, que son los núcleos Atom centrados en la eficiencia. Hicimos un análisis de la microarquitectura de Tremont, que puedes leer aquí . Gracemont en 2021 será el núcleo Atom construido para las arquitecturas de CPU híbridas de próxima generación de Intel.

Willow Cove: + 10-20% de rendimiento sobre Sunny Cove

La historia de Willow Cove será un poco confusa para mucha gente. Ciertamente lo fue para mí cuando se explicó por primera vez. Pero voy a arrancar la tirita rápidamente para ti, solo para terminar con esto.

La microarquitectura de un núcleo de Willow Cove es casi idéntica a la de un núcleo de Sunny Cove.

Es casi una copia y pega, pero con tres diferencias clave que permiten un aumento del rendimiento del 10-20% sobre Sunny Cove. Tal como está, no tiene sentido dibujar un diagrama para explicar la parte frontal y la parte posterior de Willow Cove. Le sugiero que lea nuestra inmersión profunda en Sunny Cove , porque será el mismo en casi todas las áreas. Los mismos predictores y decodificación de sucursales, los mismos búferes de reorden y TLB, los mismos puertos de ejecución, las mismas estaciones de reserva, las mismas capacidades de carga / almacenamiento.

Mover el núcleo de Sunny Cove a Willow Cove ofrece solo tres diferencias que deben resaltarse. Hay un cambio adicional dentro del subsistema de memoria que también se abordará aquí.


Frecuencia SuperFin

Primero, de donde proviene la mayor parte de la mejora del rendimiento, es el nodo de proceso. Pasar a 10SF y el nuevo transistor SuperFin ha permitido a Willow Cove escalar mejor con respecto al voltaje y la frecuencia, lo que permite mejores métricas en todos los ámbitos. Esto significa un mejor rendimiento al mismo voltaje, o el mismo rendimiento a un voltaje más bajo, en comparación con Sunny Cove. De donde proviene el rendimiento de + 10-20% es en la gama alta. Donde Sunny Cove se limitó a una frecuencia máxima de alrededor de 4.0 GHz, Willow Cove parece prometer algo más parecido a 5.0 GHz.

Esta es la diapositiva de Intel que muestra esto, sin embargo, en la actualidad, la compañía no está dando números concretos para que actúen como puntos de referencia aquí. Podríamos estar hablando de cualquier cosa, desde 10 mV hasta 100 mV o más ahorros en frecuencias activas, o no. Lo único que parece eminentemente legible es esa frecuencia máxima. Al mismo voltaje máximo que Sunny Cove, vemos más de una ganancia de +500 MHz para Willow Cove, pero requiere más voltaje para llegar a ese otro pico más cercano a 5.0 GHz, lo que obviamente significaría un mayor consumo de energía.

Teniendo en cuenta que los valores PL2 (consumo máximo de energía turbo) para Ice Lake eran esencialmente 50 W cuando todos los núcleos estaban cargados con AVX-512, esto significa que podríamos estar buscando más cerca de 65 vatios para Tiger Lake. Intel en un momento mencionó que se suponía que esta versión de Tiger Lake escalaría de 10 W a 65 W, pero a pesar de los repetidos cuestionamientos, la compañía no explicó qué producto entraría en juego la métrica ’65 W ‘.

Más caché L2 y L3

La segunda actualización de Willow Cove es la estructura de caché. Intel ha aumentado el tamaño de la caché L2 y L3 dentro del núcleo, sin embargo, como siempre ocurre con los tamaños de caché, hay compensaciones que vale la pena señalar.

La caché privada L2 recibe la mayor actualización. Lo que solía ser un caché L2 de 8 vías de 512 KiB inclusivo en Sunny Cove ahora es un caché L2 de 20 vías de 1,25 MiB no inclusivo. Esto representa un aumento de + 150% en tamaño, sin embargo, a expensas de la inclusión. Tradicionalmente, aumentar el tamaño de la caché al doble reducirá la tasa de errores en √2, por lo que el aumento de 2.5x debería reducir las pérdidas de caché L2 en ~ 58%. La otra cara de la moneda es que los cachés más grandes a menudo tienen latencias de acceso más largas, por lo que esperaríamos que la nueva L2 sea un poco más lenta. Intel se negó a darnos el nuevo valor.

Para L2, también hay una ganancia de rendimiento extra pequeña, ya que las memorias caché no inclusivas no requieren invalidación inversa. Sin embargo, pasar a un caché no inclusivo tiene un efecto dominó en el área y el poder de la muerte. En las arquitecturas anteriores de Intel, la caché L2 incluía la caché L1, lo que significaba que cada línea de caché que se encontraba dentro de la L1 tenía una copia idéntica en la L2. Con una caché no inclusiva, se debe incorporar hardware adicional en el núcleo para satisfacer las reglas de coherencia de la caché. Vale la pena señalar que ya en 2010, Intel ha estado presentando en conferencias que puede construir cachés inclusivos que se ejecutan a la velocidad de los cachés no inclusivos; quizás esto ya no sea así a medida que aumenta el tamaño de la caché.

En cuanto a la caché L3 en un sistema Willow Cove de cuatro núcleos, Intel ha pasado de una caché L3 compartida no inclusiva de 8 MiB a una caché L3 compartida de 12 MiB. Este es un aumento de + 50% en la capacidad, sin embargo Intel ha reducido la asociatividad, de una caché de 8 MiB de 16 vías a una caché de 12 MiB de 12 vías. Es probable que el efecto de los dos sobre el rendimiento sea equilibrado.

Se espera que las ganancias generales de IPC en el núcleo debido a este aumento sean bajas de un solo dígito. Muchas de estas características son, en última instancia, un ejercicio de ajuste: aumentar una cosa para obtener un mejor rendimiento puede causar una latencia adicional y demás. Una pregunta interesante será cómo estos cambios de caché han tenido un efecto en lo que respecta al área del troquel (¿es el núcleo más grande?) O la potencia (¿puede el núcleo entrar en estados de menor potencia?). El nuevo transistor SuperFin también puede permitir que Intel cree cachés más densos, y esto se está aprovechando de eso.

Tecnología de aplicación de flujo de control y seguridad

Otro aspecto de las noticias recientes es la seguridad de Intel, y dado el ciclo de vida de los procesadores de vanguardia modernos, tratar de predecir las necesidades de seguridad de un producto futuro a menudo es difícil. Con cada generación y giro de silicio, Intel ha estado taponando los agujeros de seguridad y habilitando más elementos para mejorar la seguridad tanto para ataques dirigidos como a nivel holístico.

Willow Cove ahora habilitará la tecnología Control-Flow Enforcement Technology (CET) para proteger contra ataques orientados al retorno / salto que potencialmente pueden desviar el flujo de instrucciones a código no deseado. CET es compatible con Willow Cove mediante la habilitación de Shadow Stacks para la protección de la dirección de retorno mediante el seguimiento de la página. El seguimiento indirecto de rama se agrega para defenderse de objetivos de salto / llamada mal dirigidos, pero requiere que se cree software con nuevas instrucciones.

El subsistema de memoria: más ancho de banda, soporte LPDDR5

Si bien no es estrictamente hablando parte del núcleo de Willow Cove, con respecto al Tiger Lake SoC, el nuevo subsistema de memoria también tendrá un efecto en el rendimiento. Al igual que Ice Lake, Tiger Lake admitirá hasta 64 GB DDR4-3200 o 32 GBLPDDR4X-4266, lo que permite 51,2 GB / so 62,8 GB / s de ancho de banda respectivamente, sin embargo, Tiger Lake también admite 32 GB de memoria LPDDR5-5400 para un impresionante aumento de ancho de banda de memoria a 86,4 GB / s.

LPDDR5 es la última tecnología nueva para subsistemas de memoria móvil, y se nos dice que Tiger Lake lo admitirá desde el primer momento, sin embargo, dependerá de los socios OEM de Intel usarlo en sus sistemas Tiger Lake. En la actualidad, se nos dice que el costo de LPDDR5 es demasiado alto para los productos de consumo, por lo que es probable que veamos sistemas DDR4 / LP4 para empezar. El costo de LP5 bajará a medida que aumente la fabricación y aumente la demanda, sin embargo, esos sistemas podrían estar más adelante en el ciclo de vida de Tiger Lake.

Vale la pena señalar que el Tiger Lake SoC se ha duplicado para admitir una interconexión bidireccional de doble anillo que permite 2×32 B / ciclo en cualquier dirección. Esto ayuda a los controladores de memoria a alimentar los núcleos y los gráficos, por lo que deberíamos ver un aumento en el rendimiento en escenarios con memoria limitada. Una pregunta que se debe hacer a Intel es por qué han optado por un diseño de anillo doble, en lugar de simplemente hacer un solo anillo de doble ancho; la respuesta probablemente esté relacionada con la potencia del estado de suspensión, si un anillo se puede poner en suspensión según sea necesario. Sin embargo, la compensación a eso estaría relacionada con el control y el área de muerte.

Cifrado de memoria total

El sistema de memoria de Tiger Lake también es compatible con el cifrado total de memoria. TME ha sido una característica popular de los nuevos diseños de silicio en los últimos tiempos y permite a los usuarios de dispositivos móviles tener los datos almacenados en la memoria en un sistema físicamente seguro contra ataques de hardware. En otros sistemas, nos han dicho que una función como TME, cuando se implementa correctamente, solo da un impacto de rendimiento del 1-2% en el peor de los casos más habitual: Intel no ha proporcionado números equivalentes hasta el momento. Dado el tipo de función, sospechamos que TME podría ser más una función de producto habilitada para vPro, sin embargo, tendremos que aclarar eso.

¿Qué es X e -LP?

Una gran parte de la comparación de Tiger Lake / Ice Lake será la diferencia de rendimiento en los gráficos. Mientras que Ice Lake tiene 64 unidades de ejecución de gráficos Gen11, Tiger Lake tiene 96 unidades de ejecución pero de la nueva arquitectura X e -LP. Además de eso, está la nueva pila de transistores SuperFin que promete impulsar las frecuencias (y ventanas eléctricas) mucho más altas, lo que hace que Tiger Lake sea más escalable que antes.

Directamente, los gráficos de Intel muestran que al mismo voltaje, donde Ice Lake Gen11 alcanza los 1100 MHz, los nuevos gráficos X e -LP llegarán a ~ 1650 MHz, un aumento bruto de + 50%. Eso significa que en la potencia máxima de Ice Lake, deberíamos esperar que Tiger Lake se desempeñe a un mínimo de 2.25 veces mejor. Al expandirse más allá de eso, el pico de Tiger Lake parece estar en el rango de 1800 MHz, lo que finalmente brinda un rendimiento mínimo de 2.45 veces más que Ice Lake. Esto es incluso antes de que comencemos a hablar de las diferencias fundamentales en la arquitectura X e -LP en comparación con Gen11.

Intel está promocionando que X e -LP opera al doble del rendimiento de Gen11, por lo que aunque estos números podrían sugerir fácilmente un aumento de 2.25x antes de tener en cuenta la arquitectura, en última instancia, dependerá de cómo se utilicen los gráficos.

Gen11 frente a X e -LP

Para una mirada más profunda a la cartera de gráficos X e de Intel , incluidos HP, HPC y la nueva arquitectura de juegos HPG, Ryan ha escrito un artículo que cubre Xe con mayor detalle . En este artículo, cubriremos los conceptos básicos.

En el sistema de gráficos Ice Lake Gen11, cada una de las 64 unidades de ejecución constaba de dos ALU de cuatro anchos, un conjunto de cuatro para FP / INT y el otro conjunto de cuatro para FP / Extended Math. 16 de estas unidades de ejecución formarían una sub-diapositiva dentro de Gen11.

Para X e -LP, ese 4 + 4 por unidad de ejecución se ha reequilibrado para este mercado objetivo. Ahora hay 10 ALU por unidad de ejecución, pero en una configuración de 8 + 2. Las 8 ALU admiten tipos de datos 2xINT16 e INT32, pero también con las nuevas instrucciones DP4a pueden acelerar las cargas de trabajo de inferencia INT8. Las nuevas unidades de ejecución ahora también funcionan en pares: dos UE compartirán un único bloque de control de subprocesos para ayudar con el despacho coordinado de la carga de trabajo.

Al igual que con ICL, 16 de los EU ahora forman un sub-segmento con los gráficos, y los segmentos se agregan en el SoC cuando se necesita rendimiento. Lo nuevo en Tiger Lake es que cada sub-segmento ahora tiene su propio caché de textura y datos L1, y el backend de píxeles ejecuta 8 píxeles / reloj por dos sub-segmentos.

En general, el sistema de gráficos puede admitir 1536 FLOP / reloj, con muestreadores de 48 Tex / reloj por sub-segmento y un total de 24 píxeles / reloj en el back-end. LP en Tiger Lake tiene 16 MiB de su propia caché L3, separada del resto de la caché L3 en el chip, y la interfaz con la estructura de la memoria se duplica, lo que admite lecturas o escrituras de 2x64B / reloj o una combinación de ambas.

Los números de rendimiento exactos para X e -LP en Tiger Lake serán un signo de interrogación hasta que nos acerquemos al lanzamiento. Intel ha declarado que la versión de gráficos discretos de LP, conocida como DG1, saldrá a finales de este año.

X e -LP Medios y pantalla

La otra pregunta sobre Tiger Lake en los gráficos será el soporte de los medios y la pantalla. Tiger Lake será el primer soporte oficial de Intel para el códec AV1 en modo de decodificación, e Intel también ha duplicado su rendimiento de codificación / decodificación para otros códecs populares. Esto significa una canalización de video de 12 bits basada en hardware completa para compatibilidad con reproducción HDR y 8K60.

El soporte de pantalla para Tiger Lake también se amplía con cuatro canales de pantalla 4K. Las conexiones a través de DP1.4, HDMI 2.0, Thunderbolt 4 y USB4 Type-C simultáneamente es la forma en que Intel espera que los usuarios operen si se necesitan las cuatro salidas a la vez. El motor de visualización también admite HDR10, color BT2020 de 12 bits, Adaptive Sync y soporte para monitores de hasta 360 Hz.

Soporte híbrido y de gráficos externos

Una de las preguntas interesantes que publicamos en Intel durante el Día de la Arquitectura fue sobre cómo funcionará X e -LP en presencia de gráficos adicionales y, potencialmente, emparejado con una versión discreta de LP más adelante en el año. Desafortunadamente, parecía haber cierta confusión entre las definiciones de gráficos ‘híbridos’ y gráficos ‘intercambiables’, por lo que lo aclaramos a tiempo para el artículo.

En la actualidad, Intel espera que casi todas las soluciones de Tiger Lake se ejecuten en dispositivos donde no hay una solución de gráficos discretos; solo los gráficos integrados se proporcionan como el cómputo principal para juegos y aceleración. Sin embargo, Tiger Lake admitirá soluciones de gráficos intercambiables con gráficos discretos X e -LP. Intel no indicó si se trataba de gráficos discretos con respecto a un chip LP integrado o una solución de gráficos discretos externos a través de Thunderbolt.

Debido a la compatibilidad con PCIe 4.0 y Thunderbolt 4 de Tiger Lake, dependiendo de cómo esté configurado un sistema Tiger Lake exacto, Intel espera que cualquier solución de gráficos discretos funcione con una latencia más baja, principalmente debido al hecho de que los carriles PCIe 4.0 serán directamente conectado a la CPU, en lugar de un chipset. Intel mencionó una latencia más baja de ~ 100 nanosegundos. También indicaron un ancho de banda de 8 GB / s para la memoria principal, que parecía un poco bajo.

Sobre el tema de los gráficos híbridos, donde los gráficos integrados y una solución discreta X e -LP podrían trabajar en conjunto en la misma tarea de renderizado, Intel declaró que no hay ningún plan para admitir una solución Multi-GPU de esta configuración.

Tiger Lake IO y energía

Como parte de Tiger Lake, se han realizado otras mejoras en el chip fuera de los componentes tradicionales de CPU / GPU. En este artículo, dado que impactan directamente en el rendimiento del núcleo, ya hemos analizado las mejoras en la estructura, lo que permite duplicar el ancho de banda con el diseño de anillo bidireccional dual y la nueva compatibilidad con LPDDR5-5400 en el controlador de memoria; retroceda un par de páginas para encontrar información sobre estos.

Soporte PCIe 4.0

Lo mencionamos ligeramente en la sección de gráficos, pero el procesador Tiger Lake de cuatro núcleos será el primer procesador móvil que admita PCIe 4.0 directamente desde la CPU. Intel no ha declarado específicamente cuántos carriles de PCIe 4.0 admitirá el procesador, lo cual es un poco frustrante en este momento, pero han dejado en claro que no han experimentado una penalización de energía al pasar de PCIe 3.0 en Ice Lake a PCIe 4.0 en Tiger Lake.

Tal como está, Intel espera que los carriles PCIe 4.0 se utilicen en estos procesadores móviles principalmente para el almacenamiento PCIe 4.0, sin embargo, dado el estado de los SSD PCIe 4.0 NVMe actuales en el mercado y los requisitos de alta potencia del controlador Phison E16 (~ 8W), es posible que tengamos que esperar un poco para que otros controladores entren en volumen.

Intel afirmó que la cantidad de carriles PCIe 4.0 tenía una correlación directa con el número de CPU y la potencia del chip, pero se negó a indicar cuál es la escala. Según los comentarios hechos por Intel durante el Día de la Arquitectura, como Tiger Lake que admite 24 MiB de caché L3 que requeriría una CPU de 8 núcleos, sospechamos que una versión completa de 16 PCIe 4.0 carriles (¿o más?) Para alinearse con ese producto en lugar. Eso significaría que la versión de Tiger Lake de 4 núcleos sería más parecida a un procesador de 8 carriles, que encajaría con lo que hemos visto con otros procesadores móviles en el pasado.

Sin embargo, hay una parte de mí que sospecha que este procesador solo tiene cuatro carriles PCIe 4.0. La cita de Intel sobre el isopoder restante entre Ice Lake (PCIe 3.0 x8) y Tiger Lake en PCIe 4.0 podría ser en realidad esa compensación: bajar a cuatro carriles mantiene ese isopoder. Incluso con cuatro carriles PCIe 4.0, eso es suficiente para una tarjeta gráfica Thunderbolt discreta y una SSD NVMe súper rápida, o unidades duales NVMe 4.0 x2. Las velocidades de datos más altas en PCIe 4.0 requieren más potencia por carril, asumiendo un isoproceso, como supusimos con otros productos, pero siempre hay mejoras de silicio que podrían ayudar con eso.

Actualización: otro elemento para respaldar la teoría PCIe 4.0 x4: en varios lugares durante el Día de la Arquitectura, Intel afirma que los dispositivos que acceden a la memoria a través de PCIe tendrán un ancho de banda de ‘8 GB / s. Cada enlace PCIe 4.0 x1 es de aprox. ~ 2 GB / seg, lo que implicaría que solo hay cuatro.

Acelerador gaussiano y neural 2.0 (GNA)

Uno de los aceleradores que Intel ofreció en Ice Lake fue el GNA, un motor de inferencia simple de baja potencia que permite al sistema descargar análisis básicos o cargas de trabajo como la reducción de ruido para llamadas o grabación de voz. En una forma anterior, el GNA se basó en el modelo de mezcla gaussiano, que creemos que fue IP dedicado a acelerar Cortana de Microsoft en el reconocimiento de voz. Con Tiger Lake, ahora obtenemos GNA 2.0.

No se dieron necesariamente detalles sobre lo que ha cambiado esta vez, además de tener los beneficios de la tecnología de proceso 10SF. Sin embargo, Intel citó algunos números útiles, indicando que GNA 2.0 puede realizar 1 GigaOP a 1 milivatio, y esto puede escalar linealmente hasta 38 GigaOPs por 38 milivatios. Intel nunca publicó cifras similares de rendimiento / eficiencia para Ice Lake, y solo indicó que GNA 2.0 está ‘mejorado’ para Tiger Lake.

Unidad de procesamiento de imágenes y visualización

Hemos cubierto los aspectos de pantalla del Tiger Lake en la sección de gráficos, pero para reiterar, hay cuatro canales de pantalla 4K: DP1.4, HDMI 2.0, Thunderbolt 4 y USB4 Type-C se pueden usar simultáneamente. El motor de pantalla también admite HDR10, color BT2020 de 12 bits, Adaptive Sync y compatibilidad con monitores de hasta 360 Hz, e Intel afirma que el motor de pantalla puede admitir hasta 64 GB / s en memoria, lo que sugiere que hay algunos gastos generales o cuellos de botella. en comparación con los 86,4 GB / s admitidos por LPDDR5-5400. Tiger Lake también admite la transferencia de datos directa a la memoria para el motor de visualización, sin pasar por la CPU, una característica que se introdujo por primera vez con Skylake.

Para la unidad de procesamiento de imágenes, Intel ha utilizado el presupuesto de transistor 10SF para aumentar el tamaño de sus tuberías imaginarias en hardware. Todavía hay soporte para seis cámaras, lo mismo que Ice Lake, pero el silicio Tiger Lake eventualmente será capaz de soportar video 4K90 y 42 MP. Observe el ‘eventualmente será capaz’ en esa última oración: Intel ha especificado que este Tiger Lake de cuatro núcleos solo admitirá 4K30 y 27MP para video e imágenes, respectivamente. No se aclaró en ese momento por qué había esta discrepancia y qué significa, pero nuestra mejor suposición es una de dos cosas: la versión más grande de 8 núcleos de Tiger Lake (la que tiene la caché de 24 MiB L3 que Intel siguió hablando about) tendrá el soporte completo, o el soporte completo solo se puede habilitar con una memoria más rápida como LPDDR5-5400,que no estará disponible hasta la mitad del ciclo de productos de Tiger Lake.

Thunderbolt 4

Tiger Lake será la primera implementación de Intel de hardware Thunderbolt 4, y la compañía hará un seguimiento con controladores TB4 para sistemas que no sean TGL a finales de este año. TB4 es un superconjunto del estándar USB4 y, por lo tanto, Tiger Lake también admitirá USB 4. De acuerdo con la forma en que está construido el chip Tiger Lake, se admitirán dos puertos Thunderbolt 4 en cada lado de la computadora portátil, y cada puerto admitirá los 40 Ancho de banda Gb / s. Para calificar para las especificaciones de Athena de próxima generación, uno de ellos deberá ser un puerto de carga rápida.

Cubrimos Thunderbolt 4 hace unas semanas , ya que Intel quería hablar sobre TB4 antes del lanzamiento de Tiger Lake. Uno de los requisitos clave para la certificación TB4 es que el procesador debe admitir algún tipo de protección contra escritura DMA para evitar ataques físicos. Intel hace esto a través de sus procesadores que admiten instrucciones VT-d, y cuando salgan los controladores TB4, otros proveedores de procesadores tendrán que habilitar tecnologías similares. Otro requisito de la certificación TB4 será la compatibilidad con la activación desde el modo de suspensión a través de cualquier dispositivo TB4, como una base.

Gestión de energía y escalado de frecuencia / voltaje

Uno de los impulsores más importantes de los procesadores móviles es la energía inactiva y en suspensión: cuantas más partes del chip se puedan poner en un estado de bajo consumo de energía cuando no esté en uso, mejor será la duración de la batería.

En un nivel alto, esto significa que si una computadora portátil está reproduciendo un video, en la CPU tenemos el motor de visualización encendido y la decodificación de video encendida, pero la mayoría / todos los núcleos están en un estado de bajo consumo de energía o en un modo de suspensión profunda, y los gráficos están básicamente apagados y el tejido se apaga tanto como sea posible. A medida que avanzamos hacia nodos de proceso más densos con presupuestos de transistores más grandes, se están utilizando más de esos transistores para crear dominios individuales de potencia y frecuencia con el fin de administrar cómo un procesador se ocupa de subdividir sus partes para modos de baja potencia.

Además de eso, se debe aplicar la lógica para administrar todos los diferentes dominios, y debe diseñarse de manera que cuando las partes que están apagadas se necesiten nuevamente, se puedan encender sin demoras perceptibles para el usuario final.

Con cada generación de productos portátiles, tanto Intel como AMD introducen continuamente nuevas funciones y un mejor control sobre los diferentes bloques de computación e interconexión dentro de los procesadores móviles donde más importa. Para Tiger Lake, Intel ha actualizado sus algoritmos de escalado dinámico de voltaje / frecuencia (DVFS) autónomos para tener en cuenta los requisitos de ancho de banda para una carga de trabajo determinada.

Esto se hace además de otras optimizaciones de energía a nivel de SoC, como una sincronización de reloj aún mejor para los núcleos de la CPU y una mejor eficiencia del regulador de voltaje para los reguladores integrados. Con Tiger Lake, incluso los sensores PCIe, USB y térmicos ahora ocupan sus propios dominios para los estados de suspensión. Cuando un componente debe ponerse en suspensión, si contiene datos importantes que a menudo deben ‘guardarse’ en algún lugar para cuando se restaure: Intel ahora ha mejorado la lógica de guardar y restaurar basada en hardware para este propósito, yendo más allá de las ofertas de Ice Lake . No se ha cuantificado exactamente cuánto cambio se ha realizado, pero la idea es que todos estos pequeños ajustes se irán acumulando con el tiempo.

Rendimiento y productos de Tiger Lake

Para Tiger Lake, Intel ha realizado algunos cambios sustanciales con respecto a su diseño anterior de Ice Lake. Si ha saltado al final de este artículo sin leer las páginas intermedias, entonces, en mi opinión, debe saber que la nueva SuperFin de 10 nm es lo que yo consideraría uno de los grandes puntos de conversación.

Frecuencias de SuperFin y Willow Cove

Intel ha eliminado los nombres 10+ y 10 ++, y 10nm SuperFin (10SF) ha reemplazado a 10+.

Se llama SuperFin porque Intel ha refinado sus aletas de transistores de próxima generación y la pila de metal en su fabricación para permitir una gama más amplia de rendimiento y eficiencia en comparación con el proceso base de 10 nm. Lo que esto significa es que Intel afirma que con la misma potencia que Ice Lake, Intel muestra que Tiger Lake tiene un aumento de frecuencia de + 10%, pasando de 4.0 GHz a 4.5 GHz. No solo esto, sino que debido a que el nuevo 10SF permite un rango más amplio, cuando se empuja el núcleo, Tiger Lake debería moverse dentro de un pelo de 5.0 GHz.

Eso sería un aumento de frecuencia directo de + 20% en el rendimiento máximo, más grande que una actualización de fabricación tradicional dentro de los nodos, incluso antes de que hablemos de cualquier mejora de microarquitectura.

En el frente del diseño del núcleo, comparando el nuevo núcleo de Willow Cove con el núcleo de Ice Lake, tenemos muy pocos cambios. La mayor parte es idéntica, excepto por la caché L2 (+ 150%, ahora no incluida) y la caché L3 (+ 50%) cada vez más grande y se están implementando nuevas medidas de seguridad de memoria. Intel ha citado que fue tras la frecuencia en lugar de IPC, ya que + 20% de frecuencia es más parecido a un cambio de nodo en el rendimiento, mientras que perseguir IPC en este producto no habría producido el mismo cambio. Tal como está, predecimos un pequeño aumento de un solo dígito en el IPC. Tendremos que esperar hasta el producto de próxima generación para ver aumentar nuevamente el IPC.

X e Gráficos

Tiger Lake también será el vehículo de lanzamiento de la estrategia X e Graphics de Intel . A bordo obtenemos 96 unidades de ejecución e -LP, un 50% más que 64, funcionando a una frecuencia al menos un 50% más alta, a 1600+ MHz.

Intel anuncia el aumento del rendimiento de los gráficos sobre Ice Lake de alrededor de 2x todo incluido. Tiger Lake admite no solo DDR4-3200 y LPDDR4X-4267, sino también LPDDR5-5400, que será bueno para 86.4 GB / s de ancho de banda que sería excelente para los gráficos integrados. Aunque debe tenerse en cuenta que los proveedores de computadoras portátiles no se están subiendo al carro de LPDDR5 de inmediato, ya que los precios son altos y los volúmenes son bajos / van a los teléfonos inteligentes. LPDDR5 será más una actualización de mitad de ciclo para Tiger Lake.

El resto

Además del rendimiento, Tiger Lake también expande sus capacidades de IO y Display, habilitando Thunderbolt 4 de forma nativa, así como cuatro pantallas 4K y soporte para decodificación AV1, entre otras cosas. Intel afirma que TGL es compatible con PCIe 4.0 y la cantidad de carriles se ampliará con el recuento de núcleos (los números apuntan a un Tiger Lake de 8 núcleos en el futuro). Intel no entró en los recuentos de carriles, pero según una serie de sugerencias en las diapositivas de Intel, creemos que la versión de cuatro núcleos del chip tiene un enlace 4.0 x4.

El lanzamiento oficial de la Intel de 11 º procesadores Core Mobile Gen (Lago Tigre) va a ser el 2 de septiembre nd . En ese momento, esperamos ver a algunos de los socios OEM de Intel exhibir diseños de productos antes de los lanzamientos del cuarto trimestre a tiempo para la temporada navideña. Todavía hay una serie de preguntas sobre el chip, la capacidad de Intel para fabricarlo, cómo competirá contra AMD, etc., que esperamos aprender más cerca de ese momento.

Tiger Lake en CPU de 10 W a 65 W

Como pensamiento final, uno de los primeros comentarios hechos por Intel como parte de nuestras sesiones informativas fue que el diseño de Tiger Lake será escalable, de 10 vatios a 65 vatios. El procesador actual que conocemos hoy es un procesador de cuatro núcleos a 15 vatios. Ya supusimos que Intel está preparando una variante de ocho núcleos, con el doble de caché L3, que sospechamos que llegará a esa marca de 65 W; sin embargo, existe la duda de dónde terminaría ese producto. Los procesadores móviles tradicionales tienden a tener un límite máximo de TDP de 45-54 W, y el espacio de 65 W generalmente se reserva para procesadores de escritorio / enchufes. Intel lanzó anteriormente versiones de 65 W de su CPU móvil Broadwell en el escritorio en 2015, y me pregunto si podríamos ver algo similar aquí, que habilitaría Willow Cove, 10SF y Xe-LP integrado en el escritorio.

Toda nuestra información de hoy provino del Día de la Arquitectura a puerta cerrada 2020 de Intel, que se llevó a cabo menos de 48 horas antes de que se hiciera público. Aparte de mi artículo sobre Tiger Lake, y el artículo de Ryan sobre la cartera Xe de Intel, se cubrieron otros temas, que profundizaremos en los próximos días.

Fuente: Anandtech

3 respuestas a «Detalles del SoC Tiger Lake de 11a generación de Intel: SuperFin, Willow Cove y Xe-LP»

  1. Sigue dandole a copiar y pegar de otras webs….
    Que chiste mas lindo de que Intel te dejo tontamente un SoC…jajaja….
    En fin…edita un poquito los articulos…5 minutos no te hacen mal

    1. fuente, traduccion de Anandtech
      sip, debi editar ese primer parrafo
      y si, seguire compiandolos y con ediciones necesarias, no hay mas tiempo (y menos ahora, varias web nacioales han dejado de funcionar sin loguin de etecsa, asi que se gasta tiempo *no veo el bendito dia de que sea tarifa plana),
      el asunto es traer aqu a los que no pueden ver la internet facil la mejor informacion posible en cantidad y calidad

    2. … y tu sigues siendo tonto al no darte cuenta que la web lo que no hasce es traer las noticias, y mas con la pandemia Maikel sigue publicando, en ver de verle las manchas al sol le deberias de agradecer

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